Programing language/VerilogHDL

SR latch

bayron 2011. 4. 9. 05:55

 

 SR latch 진리표는 아래와 같다.

아래는 Verilog code 이다.


module SR (input S, R, output Q, Qn);

    wire q, qn;  

    

    assign  Q  = q;

    assign  Qn = qn;

   

    assign0 q  = ~(S & qn);

    assign  qn = ~(R & q );

  endmodule