SR latch 진리표는 아래와 같다.

아래는 Verilog code 이다.


module SR (input S, R, output Q, Qn);

    wire q, qn;  

    

    assign  Q  = q;

    assign  Qn = qn;

   

    assign0 q  = ~(S & qn);

    assign  qn = ~(R & q );

  endmodule 


  

  

'Programing language > VerilogHDL' 카테고리의 다른 글

SR latch  (0) 2011.04.09
Ripple carry adder  (0) 2010.02.08
Full adder ( 전가산기 )  (0) 2010.02.08
Half-adder ( 반가산기 )  (0) 2010.02.06


Posted by bayron

티스토리 툴바